（原标题：NAND的新主义，1000层）

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芯片行业正在努力在未来几年内将 3D NAND 闪存的堆栈高度提高四倍，从 200 层加多到 800 层或更多，诓骗特地的容量将有助于温和对各式类型内存的无停止需求。

这些特地的层将带来新的可靠性问题和一系列增量可靠性挑战，但近十年来，NAND 闪存行业一直在稳步加多堆栈高度。2015 年，东芝秘书推出首个使用硅通孔的 16 芯片堆栈。这杀青了更高的带宽、更低的延伸和更快的 I/O，同期也为堆叠其他类型的内存和逻辑芯片铺平了谈路。

“最先，NAND 是水平扩张的，” Lam Research蚀刻坐褥力和开导谍报副总裁 Tae Won Kim 暗示。“但十多年前，制造商强大到横向扩张自身并不具有资本效益，因此他们转向了垂直扩张。”

堆叠芯片为显赫提高密度和加速数据侦查速率翻开了大门。ACM Research 总司理 Mohan Bhan 暗示：“3D NAND 的发展标的是 500 到 1,000 层。但杀青这样多层并非只是靠作念更多咱们一直在作念的事情就能杀青。”

主要的传统处理问题与高纵横比 (HAR) 蚀刻和千里积研究，以确保整个这些层中的字符串一致且无赋闲。由于多晶硅通谈的总电阻加多，通谈高度也对读取电流组成挑战。因此，一些开发东谈主员正在转向使用夹杂键合的双晶圆措置决议，但这些矫正只可到此为止。

Brewer Science业务发展司理 Daniel Soden 暗示：“尽管顶端制造商弥远勤劳于加多层数，但层的特地扩张/堆叠受到蚀刻预算和图案化挑战等因素的放肆。”

但最快的纪律（概况是独一的纪律）是串堆叠。

更多的比特

业界如实有宗旨在不加多更多层的情况下加多内存容量。“NAND 制造商不仅不错垂直扩张，还不错横向和逻辑扩张，”Lam 的 Kim 说。

逻辑缩放会加多单个闪存单位中存储的位数，而横向缩放会减小单位之间的间距。此外，研究东谈主员正在尝试将列一分为二，使单位总额加多一倍。各式念念法都在进展作用，但成果将是约束间距并在疏导区域存储更大批据。“缩放这种电荷罗网架构的间距是提高开导上的电容器密度的好纪律，而无需进一步加多层数，”Brewer 的 Soden 说。

另一个容量升迁触及将更大批据打包到单个单位中。在一个单位中存储多个位并不是一个新念念法。各公司正在推出每单位两位的多层单位 (MLC)、三层单位 (TLC) 和四层单位 (QLC)。开发东谈主员面前正在接近每单位五层（五层单位或 PLC）。管束如斯细微的电荷情状互异（31 个级别加上空）的算法可能会更复杂，纠错亦然如斯，因此性能可能会受到影响。

面前，PLC 的杀青方法以及罗网氧化物的要素尚不解确，一些研究标明，浮栅可能成为更好的 PLC 单位。甚而有东谈主在研究六级单位 (HLC)，每个单位存储六位。但是，这仍在研究中。

SK 海力士有一种纪律不错将存储单位分红两个三比特单位，系数六比特。七比特存储单位仍是在低温下进行测试，以约束杂音并提高读取保真度。

保抓层均匀

堆叠 3D NAND 的基本上风在于，只需一个光刻纪律即可赢得数百层，从而对整个层进行图案化。症结是钻孔变得愈加贫瘠，尤其是当高纵横比接近 100:1 时。

让每层变薄似乎有益于加多层数，而不会使堆栈太高。“层厚度在 150 到 100 埃的范围内，”Bhan 说。但字线层的变薄会使它们的电阻更大，从而毁伤性能。一些研究东谈主员正在探索用电阻更低的钌或钼代替钨金属。但关于居品开发来说，层厚度面前保抓不变。

挑战不单是在于蚀刻。在保抓细致平面度的同期添加特地的层也愈加贫瘠。当年不错原谅的小无理面前会累积起来，在更高的堆栈顶部变得太大而无法忽略。

堆栈最先由轮流的 SiO 2和 S 3 iN 4层组成，但氮化物最终将被移除并由栅极金属代替。在每一代中，跟着堆栈的增长，要点仍然是保抓各层尽可能均匀。不错容忍细微的无理，但跟着堆栈的增长，这些无理时时会成倍加多，这意味着每一代都必须愈加努力地提高平面度。

图 1：3D NAND 堆栈的平面性和均匀性较差。

辛劳开首：ACM Research

在千里积过程中旋转晶圆是 ACM Research 用来提高平面度的一项时代。跟着千里积的进行，该公司的开导会按时抬起晶圆并将其旋转 180°，就像足球队每节改革标的一样。“千里积过程中对晶圆旋转的要求以及整个这个词过程的均匀性将相等弥留，”Bhan 说。

为此，旋转卡盘将晶圆从压板上抬起，将其动掸并放回原位。压板被加热，因此必须快速旋转以保抓晶圆温度。但由于压板是固定的，因此晶圆在千里积过程中无法连气儿（渐渐）动掸。“咱们 按时 旋转晶圆以确保千里积更均匀，”Bhan 解说说。“咱们仍是取得了特别大的进展，将均匀度限制在 1% 以内。”

该公司还限制千里积压力，以赔偿 Si 3 N 4中的拉应力和 SiO 2中的压应力。

堆叠问题

跟着堆叠层数的加多，潜在问题也随之加多。“堆叠高度越高，物理和热应力就越大，这会给光刻和其他卑鄙工艺带来更多挑战，”Brewer 公司的 Soden 指出。

这在蚀刻过程中尤为赫然。原来应该是径直、均匀的柱状物，却可能因不同层上的横向蚀刻速率不同、顶部和底部之间的临界尺寸不同、蚀刻不全都，甚而柱状物偏离中心而变形。

图 2：跟着堆栈越来越高，蚀刻通谈孔也会碰到越来越多的挑战。辛劳开首：ACM Research

蚀刻工艺必须极其均匀，况且必须衡量轻重，以确保坐褥率不受影响。“若是咱们果然念念同期杀青纵向和横向微缩，咱们不仅要提高蚀刻速率，还要改善笼统限制，”Lam 的 Kim 说。

灵验的蚀刻要求界说堆叠顶部图案的硬掩模保抓细致的保真度。“正在研究更庞杂的图案退换措置决议，举例更厚的硬掩模和更内在抗性的材料，”Soden 说。面前使用的主要材料称为α碳（一种无定形碳），它相等坚忍。它通过化学气相千里积 (CVD) 千里积而成。” Brewer Science 推出了一种它觉得相通灵验的材料，但它不错旋转，从而简化了过程。

“这种 α-碳 的密度和硬度是其矍铄，可与钻石比好意思，况且相等妥当蚀刻工艺，”Soden 说谈。“用旋涂材料取代这种材料和工艺不错带来特地的生动性、更高的产量、更好的粗放填充和其他特点，这些特点不错惠及咱们行业的各式开导和限制。”

一朝蚀刻了柱子，就必须对其进行清洁和干燥，这也变得愈加贫瘠。“一朝你完成了 HAR 蚀刻，让柱子落到底部，就会有残留物，”ACM Research 首席时代巨匠 Sally-Ann Henry 说谈。“问题是，柱子的纵横比相等深。咱们的 超声波措置决议 不错匡助将液体注入柱子，但何如将液体排出呢？你可能不错将水注入和排出，但干燥是一个大问题。”

矫正这些纪律的时代包括使用超声波搅动将清洁材料推入柱的每个边缘，以及使用超临界 CO 2在清洁后将其干燥。CO 2的超临界阶段发生在高温情高压下，使材料具有气体和液体的性质。为了接济，异丙醇既不错匡助在清洁前踏实图案，又不错匡助在清洁完成后冲洗腔室。

单晶通谈

全都构建并填充后，每个阵列柱形成所谓的 Macaroni 结构：齐心摆列，外部由罗网氧化物组成，然后是通谈材料，中间是惰性填充氧化物。罗网氧化物是每个单位的电荷存储位置。通谈成为位线或串，将电流一直传送到位线触点。填充部分的主义只是使通谈变窄，从而改善栅极限制。

图 3：3D NAND 的 Macaroni 结构。电荷存储在罗网氧化物中，通谈形成位线。填充物的作用只是减轻通谈以改善栅极限制。开首：Bryon Moyer/Semiconductor Engineering

通谈自身时常是多晶硅，由于沿柱状结构存在好多晶粒规模，因此具有一定的电阻性。尽管关于现时几代闪存来说，这种纪律成果很好，但跟着堆栈越来越高，保管读取电流直至战斗点变得越来越贫瘠。出于这个原因，一些公司念念出了生成单晶通谈的纪律。一种纪律是从底部进取滋长硅。另一种纪律是从顶部结晶多晶硅。

应用材料公司指出，之前曾尝试使用罗致性外延滋长来创建单晶通谈。但为了在加工过程中保护 CMOS 热预算，滋长温度为 810°C，导致滋长速率太慢，无法进行批量坐褥。该公司不错在 900 至 1,100°C 的温度下杀青进步 400nm/min 的滋长速率。固然这可能会给传统的 3D NAND 加工带来问题，但一项新提议的时代不错杀青这少许——在不同的晶圆上构建存储单位和逻辑并将它们夹杂键合在一起。

一种称为 CMOS 下方（或下方）阵列（或 CBA/CUA）的树立将单位阵列抛弃在一个晶圆上，将其余的 CMOS 电路抛弃在另一个晶圆上。两者使用夹杂键合吞并在一起。由于键合的濒临面性质，阵列和途径面前颠倒过来，况且战斗不错短得多，这自身便是一个公正。

图 4：CMOS 阵列树立。单位结构构建在一个晶圆上，颠倒，然后夹杂键合到包含 CMOS 电路的晶圆上，裁减辘集并允许阵列晶圆采纳更高温度的工艺纪律。开首：Bryon Moyer/Semiconductor Engineering

但就外延滋长而言，这允许阵列晶圆在高于 CMOS 所能承受的温度下滋长外延，从而提供一种制造单晶通谈的纪律。但是，由此产生的一个变化是，由于通谈占据了圆柱体的整个这个词中部，填充氧化物隐藏了。这导致栅极限制减少，这是一个代价。矫正的单晶通谈性能需要产生更大的积极影响，才能使这种衡量值得。

双晶圆时代的资本也高得多。但它是零丁于外延滋长时代开发的，以便腾出阵列用于任何其他不利于 CMOS 的工艺。相通数目的闪存芯片也需要两倍的晶圆。这触及到资本、晶圆需乞降环境问题。

关于此应用，阵列载体晶圆中的硅不会被铺张。整个有用的层都千里积在该晶圆的顶部。将两个晶圆粘合后，典型的纪律是研磨或蚀刻掉载体晶圆，这会糜费硅并加多资本。面前正在努力研究哪种时代不错树立回收晶圆的名义，使其与新晶圆一样灵验。

从上至下的纪律

创建这种通谈的另一种纪律不需要两个晶圆。相悖，通谈中填充多晶硅，就像传统作念法一样。但是，在退火之前，镍硅化物会千里积在通谈上。在退火过程中，该硅化物会从顶部向下浮动，全部催化结晶。当它到达底部时，其上方的整个东西都是单晶。硅化物仍位于底部，但位线触点位于顶部，因此不会变成问题（假定它保抓在原位）。

图 5：使用镍硅化物结晶通谈。退火过程中，材料沿通谈向下迁徙，全部结晶多晶硅。开首：Bryon Moyer/半导体工程

堆叠并叠加

临了加多层数不错在一定进度上扭转处理越来越深的孔洞所取得的渐渐进展，不管是从物理上照旧从地缘政事上。上头商讨的矫正有助于提高容量，但只可提高到一定进度。

“跟着层数达到 250 以上，这些措置决议可能已接近极限，”Soden 指出。“正在推论分步纪律，将图案和蚀刻处理说明为不同的模块，以减少极点 HAR 蚀刻，在层之间引入裸硅并通过通孔纪律进行辘集。”

未必也被称为串堆叠，其理念是构建一组可管束的层，而不是试图使该堆叠更高，只需将堆叠彼此复制，并在每层堆叠之间添加一层硅即可。落幕不错组合更多层，而不会出现整个扩张的 HAR 问题。“这种措置决议是推动好多公司耐久鼓励多达 1,000 层的原因，”Soden 说。

图 6：串堆叠。每组层都独飞快经过闲居过程。堆叠零丁的串不错杀青更多层，而无需在一个纪律中处理整个这个词堆栈。代价是需要多个纪律。开首：Bryon Moyer/Semiconductor Engineering

工程措置决议是，东谈主们不错得到 1,000 层，而无用将它们一起处理。相悖，东谈主们不错处理 250 层，然后堆叠四个模块，中间插入硅层。代价是需要四个光刻纪律，而不是一个，但这可能是一个合适的衡量。似乎莫得东谈主商讨尝试以旧式的方法处理 1,000 层。

这并不像听起来那么简便，因为第二层将放在第一层之上，而不是放在一块平坦的晶圆上。第三层必须在第二层上蕴蓄的任何不规章之处上责任。很可能每一层都需要单独的开发责任来确保迷漫的平面度。

另一个挑战是，每层中的串必须以某种方法辘集起来才能形成一个长串。简便的谜底是在硅防碍层中抛弃一个通孔，但将每一层与前一层精准对皆并不赫然——尤其是因为硅层会抵触底下的列的可见性。

从地缘政事角度来看，出口规章放肆堆叠层数进步 128 层。因此，受这些放肆的国度只需堆叠 128 层模块即可绕过这一放肆。举例，若是长江存储（该公司是首家推出串式堆叠居品的公司）要杀青 1,000 层，它很可能会使用 10 个 100 层的堆叠来杀青这一主义。

措置这一问题需要几年时辰

NAND 闪存矫正触及好多四肢部件。矫正 HAR 处理的努力将继续，但这并不是最大的收成。表面上，PLC 时代可立即提高 25% 的容量。单位架构的改革和间距的减小不错带来更多匡助。

最大的变化是转向双晶圆措置决议和堆叠串的要紧架构退换。它们不错与其他容量升迁一起出现。采纳这两种时代的居品面前都有，尽管不是 1,000 层。约束 CBA 资本是杀青普及的必要条款，而且需要努力扩张堆叠层的数目。

面前主流树立究竟是什么方法还不澄莹，但不管何如，更大容量的 NAND 闪存芯片将温和业界关于存储的无限需求。

https://semiengineering.com/nand-flash-targets-1000-layers/

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