（原标题：杀疯了的CoWoS）

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因为CoWoS 高等封装在东说念主工智能加快器的征战中饰演着至关进击的扮装。于是，台积电正在纵情提高这个时间的产能。

最近，有讯息指出，台积电当今的 CoWoS 产能听说是每月 36000片，这家台湾巨头的想法是到来岁年底将这一数字提高到 90000 片。如若台积电不竭按筹商升级成立和建造新成立，该公司的想法是到 2026 年将 CoWoS 的产量提高到 130000片，即在短短一年内将产量提高近 4 倍。与此同期，这家台湾巨头还将提高 CoWoS 的价钱，以自豪扩产所需的老本。

虽然，在时间方面，台积电也与时俱进。

台积电“超等载体” CoWoS

台积电本月在其欧洲通达转换平台 (OIP) 论坛上布告，该公司有望在 2027 年竣事其超大版晶圆上芯片 (CoWoS) 封装时间的认证，该时间将提供高达九个光罩（reticle）尺寸的中介层和 12 个 HBM4 内存堆栈。新的封装方法将自豪对性能条目最高的应用，并让 AI 和 HPC 芯片遐想东说念主员大约构建手掌大小的处理器。

台积电每年齐会推出新的工艺时间，尽最大死力自豪客户对功率、性能和面积 (PPA) 调动的需求。但有些客户需要更高的性能，而 858 普通毫米的 EUV 光刻器具掩模版收尾对他们来说不够。这些客户遴荐使用台积电 CoWoS 时间封装的多芯片治理决议，连年来，该公司提供了该方法的屡次迭代。

最初的 CoWoS 在 2016 年竣事了约 1.5 倍掩模版大小的芯片封装，然后发展到今天的 3.3 倍掩模版大小，不错将八个 HBM3 堆栈放入一个封装中。接下来，台积电应许在 2025 年至 2026 年推出 5.5 倍掩模版大小的封装，最多可容纳 12 个 HBM4 内存堆栈。但是，这比该公司的终极版 CoWoS 失态不少，后者可竣事多达九倍掩模版大小的系统级封装 (SiP)，板载 12 个以至更多的 HBM4 模块。

该款 9 光罩 “超等载体”（'Super Carrier' ）CoWoS（为芯片和内存提供高达 7,722 普通毫米的空间）配有 12 个 HBM4 堆栈，筹商于 2027 年赢得认证，因此多情理瞻望它将在 2027 年至 2028 年间被超高端 AI 处理器吸收。

台积电足够深信吸收其先进封装方法的公司也会使用其系统级集成芯片 (SoIC) 先进封装时间垂直堆叠逻辑，以进一步提高晶体管数目和性能。事实上，借助 9 光罩 CoWoS，台积电瞻望其客户会将 1.6nm 级芯片放弃在 2nm 级芯片之上，因此咱们批驳的是极高的晶体管密度。

但是，这些超大型 CoWoS 封装濒临隆关键挑战。5.5 掩模版 CoWoS 封装将需要跨越 100x100 毫米的基板（接近 OAM 2.0 门径的尺寸收尾，尺寸为 102x165 毫米），而 9 掩模版 CoWoS 将跨越 120x120 毫米的基板。如斯大的基板尺寸将影响系统的遐想神色以及数据中心怎么配备以复古它们。极度是电源和冷却。说到电源，咱们批驳的是每个机架数百千瓦，而说到冷却，咱们批驳的是液体冷却和浸没式方法，以有用料理高功率处理器。

CoWOS时间是什么？

晶圆上芯片 (CoWoS：Chip-on-wafer-on-substrate)是一种先进的封装时间，具有封装尺寸更大和 I/O 鸠合更多等上风。它允许 2.5D 和 3D 组件堆叠，以竣事同质和异构集成。以前的系统濒临内存收尾，而现代数据中心则使用高带宽内存 (HBM) 来增强内存容量和带宽。CoWoS 时间允许在团结 IC 平台上异构集成逻辑 SoC 和 HBM。

CoWoS 架构包含 2.5D 水平堆叠和 3D 垂直堆叠配置，透彻改变了传统的芯片封装面貌。这种转换方法允许逐层堆叠多样处理器和内存模块，从而创建互相鸠合以造成一个有凝合力的系统的小芯片。通过运用硅通孔 (TSV) 和微凸块，与传统的 2D 封装方法比拟，CoWoS 不错裁减互连长度、箝制功耗并增强信号完好性。

从本色角度来看，CoWoS 时间大约将 GPU 和 AI 加快器等高等处理单位与高带宽内存 (HBM) 模块无缝集成。这种集成关于 AI 应用尤其进击，因为在这些应用中，大范围蓄意才能和快速数据拜谒至关进击。通过将处理和内存元件放在近距离内，CoWoS 不错最大限制地减少蔓延并最大限制地提高迷糊量，从而为内存密集型任务带来前所未有的性能升迁。

CoWoS 时间具有多种上风：

范围化和更高集成度：传统上，按照摩尔定律对晶体管进行范围化有助于自豪提高性能的需求。但是，事实讲明，这关于高性能蓄意 (HPC)、东说念主工智能以至图形处理单位 (GPU) 等现代应用而言是不够的。CoWoS 允许在团结基板上堆叠芯片，从而减少同质或异构逻辑 SoC 之间以及 HBM 之间的互连蔓延。

增强热料理：硅中介层和有机中介层的使用大大增强了堆叠集成电路的热料理才能。这径直提高了所有这个词这个词系统的可靠性和使用寿命，同期最大限制地箝制了热节流的风险。

提高电源完好性：中介层中的电源/接地网罗使用 RDL，并联接深槽电容器 (DTC)，不会毁伤高速应用和内存密集型应用的电源完好性。

尺寸和老本箝制：CoWoS 时间有助于在团结中介层和基板上安设多个逻辑 SoC 和 HBM。这与传统封装时间造成明显对比，传统封装时间昔时需要将多个逻辑 SoC 安设在印刷电路板 (PCB) 上，并在封装中进行必要的鸠合。这导致封装尺寸更大，并增多了材料老本和制造用度。CoWoS 封装总体上更小，更具老本效益。

CoWOS的三种时间变体

据先容， 当今有CoWoS-S、CoWoS -L 和 CoWoS -R三个平台。不同的互连选项提供更大的活泼性集成，以自豪性能想法。

据中邮证券的发达，CoWoS-S（Silicon Interposer）即 2011 年头次亮相的用硅（Si）衬底算作中 介 层 的 先 进 封 装 技 术 （ chip-on-wafer-on-substrate with silicon interposer）和TSV，提供普通的中介层尺寸、HBM 立方体数目和封装尺寸，不错竣事大于 2X 的光罩尺寸（1,700mm2），中介层集成了最初的 SoC 芯片和四个以上的HBM2/HBM2E 立方体。在昔时，“CoWoS”一般即指以硅基板算作中介层的先进封装时间。

发达进一步指出，CoWoS-S 从 2011 年的第一代升级到 2021 年的第五代，后续的第六代时间将会在基板上封装 2 颗运算中枢，同期不错板载多达 12 颗 HBM 缓存芯片。第五代 CoWoS-S 时间使用了全新的 TSV 治理决议，更厚的铜鸠合线，晶体管数目是第 3 代的 20 倍。它的硅中介层扩大到 2500mm2，越过于 3 倍光罩面积，领有 8 个 HBM2E 堆栈的空间，容量高达 128 GB。何况，台积电以 Metal Tim体式提供最新高性能处理器散热治理决议，与第一代 Gel TIM 比拟，封装热阻箝制至 0.15 倍。

CoWoS-R则使用有机中介层取代了 CoWoS-S 的硅中介层。有机中介层具有细间距 RDL，可在 HBM 和芯片之间以至芯片和基板之间提供高速鸠合。与 CoWoS-S 比拟，CoWoS-R 提供了超卓的可靠性和良率，因为有机中介层自己具有柔韧性，可充任应力缓冲器，并减弱由于基板和中介层之间的热彭胀所有这个词不匹配而引起的可靠性问题。

按照台积电所说，CoWoS -R 的主要特质包括：

1、用于布线的 RDL 中介层最多包含 6 个铜层，间距最小为 4μm（线宽/间距为 2μm）。

2、RDL 互连提供细致的信号和电源完好性，并吸收较低的 RC 值布线，以竣事高数据传输率。共面接地-信号-接地-信号-接地 (GSGSG) 和具有六个 RDL 互连的层迤逦地屏蔽可提供超卓的电气性能。

3、由于 SoC 和相应基板之间的热彭胀所有这个词 (CTE) 不匹配，RDL 层和 C4/底部填充 (UF) 层提供了出色的缓冲。C4 凸块区域的应变能量密度大大箝制。

CoWoS-L则使用局部硅互连 (LSI) 和 RDL 中介层沿途造成重组中介层 (RI)。除了 RDL 中介层除外，它还以硅通孔 (TSV) 的体式保留了 CoWoS-S 的眩惑力。这还不错缓解由于在 CoWoS-S 中使用大型硅中介层而产生的产量问题。在一些竣事中，它还不错使用绝缘通孔 (TIV) 代替 TSV 来最大限制地减少插入损耗。

CoWoS -L 的主要特质包括：

1、LSI 芯片用于通过多层亚微米铜线竣事高布线密度芯片间互连。LSI 芯片不错在每个居品中吸收多样鸠合架构，举例片上系统 (SoC) 到 SoC、SoC 到芯片组、SoC 到高带宽内存，何况不错在多种居品中沟通使用。相应的金属类型、层数和间距与 CoWoS -S 的居品一致。

2、基于成型的中介层在正面、后面和传输信号和电源的 InFO 通孔 (TIV) 上具有较宽的 RDL 层间距，可在高速传输经过中箝制高频信号的损耗。

3、大约在 SoC 芯片下方集成孤立镶嵌式深沟槽电容器等附加元素，以改善电源料理。

一言以蔽之，CoWoS-L 是一种芯片后拼装工艺，因为先制造中介层，然后再在上头堆叠晶圆芯片。中介层是 CoWoS 时间中的要津原材料之一，因为中介层上安设了多个晶圆芯片（如 SoC、HBM 等），何况它大约竣事芯片之间的高效鸠合和通讯。中介层制造完成后，下一步即是在晶圆芯片中创建绝缘通孔 (TIV)。

然后将已知及格的裸片 (KGD) 安设在晶圆上。裸片和 TIV 之间的缝隙用模塑料填充，然后吸收 CMP 工艺赢得平坦名义。

下一步，制造两个 RDL 层：一个位于中介层正面，通过 μ-bump 鸠合晶圆和基板。

中介层后面的第二条 RDL 通过 C4 凸块聚聚拢介层和基板。

除此除外，CoWoS-L 时间还吸收深沟槽电容器 (DTC)，可提供高电容密度，从而提高系统的电气性能。这些电容器充任电荷储存器，并在开动高速蓄意应用设施时自豪瞬时电流需求。

濒临的挑战

与系统级芯片 (SiP) 等老式封装时间比拟，CoWoS 时间不错在一个封装中复古更多数目的晶体管。所有这个词需要普遍并行蓄意、处理普遍数据向量以及需要高内存带宽的应用设施齐最合适使用此时间。

CoWoS的一些应用包括：高性能蓄意 (HPC)、东说念主工智能（AI）和机器学习（ML）、网罗和数据中心以及图形处理单位 (GPU) 和游戏。

但COWOS濒临着多方面的挑战：

1、制造复杂性和老本推敲：CoWoS 是一种 2.5D/3D 集成时间，与前代时间比拟，制造复杂性权贵增多。制造复杂性径直导致吸收这种封装时间的芯片老本增多。这被合计是连年来 HPC 和 AI 芯片老本增多的一个进击原因。测试 CoWoS 的老本也会增多总老本。

2、集成和良率挑战：5D 和 3D 集成电路需要像任何其他集成电路一样进行测试，以确保它们莫得任何制造劣势。但是，测试 2.5D 或 3D 集成电路要贫乏得多，因为每个晶圆芯片在安设到中介层之前齐需要单独测试，安设后还需要再次测试。除此除外，硅通孔 (TSV) 也需要测试。终末，大型硅中介层极度容易受到制造劣势的影响，并可能导致良率吃亏。

3、散热挑战：由于中介层和基板之间的热彭胀所有这个词 (CTE) 不同，CoWoS 封装会碰到散热问题。使用有机中介层照实不错在一定进程上收尾散热问题。使用底部填充材料不错缓冲硅片和基板之间的热失配，从而大大提高焊点的寿命。

雷同，在正面，重辞别层 (RDL) 的完好性（尤其是两个硅片下方的重辞别层）容易受到应力影响。μ-bump 底部填充材料再次充任了硅片和 RDL 之间的应力缓冲层。

4、电气挑战：CoWoS 封装濒临着信号和电源完好性问题等电气挑战。

（1）信号完好性：

逻辑晶圆芯片到基板的互连：跟着数据速度的提高，由于 TSV 的寄生电容和电感，互连的信号传输会变差。为了治理这个问题，东说念主们死力优化 TSV，以最大限制地箝制电容和电感。

逻辑晶圆芯片到 HBM：SoC 和 HBM 之间互连的眼图性能瓶颈归因于互连的寄生电阻和电容。

（2）电源完好性：CoWoS 封装频繁用于具有较高数据切换率和较低职责电压的高性能应用。这使得这些封装容易受到电源完好性挑战。

CoWoS 时间提供更高水平的集成，使集成电路大约扩展以自豪不停增长的蓄意才能的需求。该时间不停发展，以确保更好的产量、庞杂的功率和热完好性，并进一步增多中介层面积，以允许更多晶圆分享团结基板。CoWoS 将在将来几年不竭激动半导体行业的发展。

https://www.tomshardware.com/tech-industry/tsmc-super-carrier-cowos-interposer-gets-bigger-enabling-massive-ai-chips-to-reach-9-reticle-sizes-with-12-hbm4-stacks

https://anysilicon.com/cowos-package/

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